【小白向】VSCode配置Verilog开发环境

Esing

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前置任务：

• VSCode软件
• 联网环境
  

VSCode配置：

• 安装下列插件
  

其中第一个可以快速运行.v文件，第二个可以快速生成一个testbench模板，第三个则是功能强大的Verilog语言支持插件。

• 代码格式化设置
  

推荐使用 Verible-verilog-formatter。下载二进制文件后记下路径，待会会用到。
进入第三个插件的设置，搜索"verible Verilog formatter"，找到包含"path"的设置，填入上面的路径。
对于对齐格式等，可以参考官方文档：

1. 用法:verible-verilog-format [选项] <文件> [<文件...>] 要从stdin中传输,请使用'-'作为<文件>。
   
2. 
   
3. 从common/formatting/basic_format_style_init.cc获取的标志:
   
4. --column_limit(格式化时要保持在其下的目标行长度限制。);默认值:100;
   
5. --indentation_spaces(每个缩进级别增加的空格数。);默认值:2;
   
6. --line_break_penalty(每引入一个换行符的解决方案添加的惩罚。);默认值:2;
   
7. --over_column_limit_penalty(为了最小化惩罚,这表示超出列限制的基准惩罚值。超出此限制的每个字符额外惩罚1。);默认值:100;
   
8. --wrap_spaces(每个wrap级别增加的空格数。这适用于在开放组节之后的第一个元素被包装时。否则,缩进级别设置为开放组运算符的列位置。);默认值:4;
   
9. 
   
10. 从verilog/formatting/format_style_init.cc获取的标志:
    
11. --assignment_statement_alignment(格式化各种赋值:{align,flush-left,preserve,infer});默认值:infer;
    
12. --case_items_alignment(格式化case项:{align,flush-left,preserve,infer});默认值:infer;
    
13. --class_member_variable_alignment(格式化类成员变量:{align,flush-left,preserve,infer});默认值:infer;
    
14. --compact_indexing_and_selections(在索引/位选择运算符中使用紧凑的二进制表达式);默认值:true;
    
15. --distribution_items_alignment(Aligh分配项:{align,flush-left,preserve,infer});默认值:infer;
    
16. --enum_assignment_statement_alignment(使用枚举格式化赋值:{align,flush-left,preserve,infer});默认值:infer;
    
17. --expand_coverpoints(如果为true,始终展开coverpoints。);默认值:false;
    
18. --formal_parameters_alignment(格式化形式参数:{align,flush-left,preserve,infer});默认值:infer;
    
19. --formal_parameters_indentation(缩进形式参数:{indent,wrap});默认值:wrap;
    
20. --module_net_variable_alignment(格式化net/变量声明:{align,flush-left,preserve,infer});默认值:infer;
    
21. --named_parameter_alignment(格式化命名实际参数:{align,flush-left,preserve,infer});默认值:infer;
    
22. --named_parameter_indentation(缩进命名参数赋值:{indent,wrap}); 默认:wrap;
    
23. --named_port_alignment(格式化命名端口连接:{align,flush-left,preserve,infer}); 默认:infer;
    
24. --named_port_indentation(缩进命名端口连接:{indent,wrap}); 默认:wrap;
    
25. --port_declarations_alignment(格式化端口声明:{align,flush-left,preserve,infer}); 默认:infer;
    
26. --port_declarations_indentation(缩进端口声明:{indent,wrap}); 默认:wrap;
    
27. --port_declarations_right_align_packed_dimensions(如果为true,在启用对齐的上下文中,打包维度将右对齐。); 默认:false;
    
28. --port_declarations_right_align_unpacked_dimensions(如果为true,在启用对齐的上下文中,解包维度将右对齐。); 默认:false;
    
29. --struct_union_members_alignment(格式化结构/联合成员:{align,flush-left,preserve,infer}); 默认:infer;
    
30. --try_wrap_long_lines(如果为true,让格式化器尝试在需要换行的地方优化换行决策,否则保持未格式化。这是减少风险的短期措施。); 默认:false;
    
31. --wrap_end_else_clauses(将end和else关键字拆分为单独的行); 默认:false;
    
32. 
    
33. 从verilog/tools/formatter/verilog_format.cc中的标志:
    
34. --failsafe_success(如果为true,即使存在输入错误或内部错误,也始终以0状态退出。在所有错误情况下,始终保留原始文本。这对于部署服务时应将故障安全行为视为成功很有用。); 默认:true;
    
35. --inplace(如果为true,在成功的条件下覆盖输入文件。); 默认:false;
    
36. --lines(要格式化的特定行,基于1,以逗号分隔,包括N-M范围,N是N-N的简写。默认情况下,未指定左边,所有行都启用格式化。 (可重复,累积); 默认:;
    
37. --max_search_states(限制线包装优化过程中探索的搜索状态数量。);
    
38. --show_equally_optimal_wrappings(如果为true,则打印找到多个最优解时的信息(stderr),但继续正常操作。);默认值:false;
    
39. --show_inter_token_info(如果为true,与show_token_partition_tree一起,包括诸如间隔和断行惩罚之类的词间信息。);默认值:false;
    
40. --show_largest_token_partitions(如果> 0,则打印标记分区,然后退出而不格式化输出。)默认值:0;
    
41. --show_token_partition_tree(如果为true,则在标记分区后打印诊断信息,然后退出而不格式化输出。)默认值:false;
    
42. --stdin_name(当使用'-'从stdin读取时,用于诊断目的的替代名称。否则会被忽略。);默认值:"<stdin>";
    
43. --verbose(更详细。)默认值:false;
    
44. --verify_convergence(如果为true,并且不是使用--lines逐增地格式化,则验证重新格式化的输出是否不再产生进一步的更改,即格式化是收敛的。)默认值:true;

复制代码

我自用的格式化方案（删除换行符并在配置项之间加上空格）：

1. --indentation_spaces=4
   
2. --line_break_penalty=3
   
3. --named_port_alignment=align
   
4. --port_declarations_alignment=align
   
5. --port_declarations_indentation=indent
   
6. --module_net_variable_alignment=align
   
7. --wrap_end_else_clauses=true
   
8. --named_parameter_indentation=wrap
   
9. --assignment_statement_alignment=align
   
10. --wrap_end_else_clauses=true
    
11. --try_wrap_long_lines=false
    
12. --column_limit=75
    
13. --named_parameter_alignment=align
    
14. --case_items_alignment=align
    
15. --enum_assignment_statement_alignment=align
    
16. --named_port_indentation=indent
    
17. --formal_parameters_alignment=align
    
18. --formal_parameters_indentation=indent

复制代码

同时，建议将.v与.sv文件设置为“保存后自动格式化”。在VSCode的设置搜索框中填入：“@lang:verilog ”，并修改"format on save"为"true"即可。systemVerilog同理。

IVerilog配置：
iVerilog是一个用于硬件描述语言（HDL）Verilog 的开源仿真工具，小巧轻便跨平台。之所以不使用Xilinx的xvlog是因为太笨重了，而且在Linting的时候能感受到显著的延迟。当然你也可以试试，xvlog的好处是缺了参数或者语法不对还会告诉你应当怎么修改。


和上面Verible-verilog-formatter的配置方法一样，去Icarus Verilog for Windows下载安装包，安装时记得勾上Add to PATH就行。之后在插件内选择iVerilog为默认的语法解释器即可。但因为某些限制，无法做到实时检查错误，只能在每次保存完文件之后显示。

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BBCode也有 [ s ] 标签吧

Esing

null 发表于 2025-9-14 22:30
BBCode也有 [ s ] 标签吧

还真是

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